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R
DDR2 SDRAM SODIMM
the DQ and DQS ports on the SODIMM side of the interface. The Xilinx Digitally
Controlled Impedance (DCI) standard SSTL18_I_DCI can be utilized to terminate
unidirectional address and control signals transmitted by the FPGA. External 50 Ω
reference resistors are provided to VRN and VRP for the memory interface banks of the
XC5VLX50T FPGA. See the Virtex-5 FPGA User Guide for additional information on DCI.
For assistance designing a DDR2 interface, refer to the Xilinx Memory Corner website at:
www.xilinx.com/products/design_resources/mem_corner/ .
For application assistance specifically for Virtex-5 FPGA DDR2 memory controllers, refer
to XAPP858 [Ref 8] and XAPP865 [Ref 9] . Xilinx Memory Interface Generator (MIG) User
Guide [Ref 10] contains detailed technical information for designing memory controllers
using Virtex-5 FPGAs.
Table 3-5:
SDRAM Interface Signal Descriptions
SODIMM
Front
1
3
5
7
9
11
13
15
17
19
21
23
25
27
29
31
33
35
37
39
41
43
45
47
49
Signal
DDR2_VREF
GND
DQ0
DQ1
GND
DQS0_B
DQS0
GND
DQ2
DQ3
GND
DQ8
DQ9
GND
DQS1_B
DQS1
GND
DQ10
DQ11
GND
GND
DQ16
DQ17
GND
DQS2_B
FPGA Pin (1)
NC (2)
NC
W24
V24
NC
AA31
AB31
NC
Y26
W26
NC
V28
V27
NC
AC30
AB30
NC
W31
Y31
NC
NC
AC29
AF31
NC
AA30
FPGA
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
In/Out
SODIMM
Back
2
4
6
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
42
44
46
48
50
Signal
GND
DQ4
DQ5
GND
DM0
GND
DQ6
DQ7
GND
DQ12
DQ13
GND
DM1
GND
CK0
CK0_B
GND
DQ14
DQ15
GND
GND
DQ20
DQ21
GND
No connect
FPGA Pin (1)
NC
V25
W25
NC
V30
NC
Y27
W27
NC
W29
V29
NC
AD30
NC
AH9
AH10
NC
Y28
Y29
NC
NC
AF29
AF30
NC
NC
FPGA
In/Out
In/Out
In/Out
Out
In/Out
In/Out
In/Out
In/Out
Out
Out
Out
In/Out
In/Out
In/Out
In/Out
Virtex-5 FPGA ML555 Development Kit
UG201 (v1.4) March 10, 2008
www.xilinx.com
35
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